IC-in-the-Loop Ein innovatives Verfahren zur automatisierten Analyse, Verifikation und Re-/Konfiguration von Embedded-Core basierten Chipsystemen

Autor / Redakteur: Norman Franchi, Christian Heinz / Reinhard Kluger

Der Lehrstuhl für Technische Elektronik (LTE) der Universität Erlangen-Nürnberg, die iSyst Intelligente Systeme GmbH Nürnberg sowie die Siemens AG haben im Rahmen eines ParaObsol-Teilprojekts in enger Zusammenarbeit ein wegweisendes, modulares Verfahren konzipiert und umgesetzt, durch das ein automatisierter Systemverhaltensabgleich beim Ersatz obsoleter integrierter Schaltkreise durch wiederprogrammierbare Embedded-Core basierte Chipsysteme problemlos gewährleistet werden kann.

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„ParaObsol“, ein Verbundprojekt, das mit Hilfe von neu entwickelten Methoden, Verfahren und Systemen Lösungen für auftretende Probleme in den Bereichen Entwicklung, Fertigung und Service beim Ersatz von nicht mehr verfügbaren, d.h. obsoleten, elektronischen Bauelementen erarbeitet.
„ParaObsol“, ein Verbundprojekt, das mit Hilfe von neu entwickelten Methoden, Verfahren und Systemen Lösungen für auftretende Probleme in den Bereichen Entwicklung, Fertigung und Service beim Ersatz von nicht mehr verfügbaren, d.h. obsoleten, elektronischen Bauelementen erarbeitet.
( Archiv: Vogel Business Media )

Im Verbundprojekt „ParaObsol“ werden mit Hilfe von neu entwickelten Methoden, Verfahren und Systemen Lösungen für auftretende Probleme in den Bereichen Entwicklung, Fertigung und Service beim Ersatz von nicht mehr verfügbaren, d.h. obsoleten, elektronischen Bauelementen erarbeitet. Der erste Bericht dazu erfolgte in der Sonderausgabe „Automation Valley“ im November 2009. Die Projektarbeiten des Forschungs- und Entwicklungsverbundes werden im Rahmen des Europäischen Fonds für Regionale Entwicklung (EFRE) und dem FuE-Programm „Informations- und Kommunikationstechnik“ (IuK-Technik) des Bayerischen Staatsministeriums für Wirtschaft, Infrastruktur, Verkehr und Technologie (StMWIVT) durchgeführt.

Der Verfügbarkeitszeitraum von elektronischen Bauteilen wird immer kürzer. Obsoleszenz ist ein Problem, für das es verschiedene Lösungsansätze gibt. Die radikalste und teuerste Lösung ist ein komplettes Redesign der gesamten Systembaugruppe rund um eine neue Komponente. Eine angemessene Alternative hierzu ist beispielsweise der Austausch der nicht mehr verfügbaren Hardware mit einer System-on-a-Chip (SoC)-Variante, welche mit eingebetteten Core-Logikbausteinen (Black-Boxes) die jeweils obsolete Schaltungseinheit emuliert. Bei dieser Vorgehensweise werden digitale, analoge und Mixed-Signal-Funktionseinheiten von veralteten bzw. abgekündigten Bauelementen in Form von IP Cores (Hard- sowie Soft-Cores) auf integrierten Schaltkreisen (ICs), wie ASICs oder FPGAs, neuer Chipgenerationen integriert und danach auf redesignten Elektronikbaugruppen verbaut.

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Mehr Funktionen in der neuen Systemlösung

Der Umstieg auf derartige Systemlösungen verschafft den Entwicklern zusätzlich, bedingt durch die meist sehr viel leistungsstärkeren Ersatzkomponenten, die Möglichkeit, die Funktionenvielfalt gegenüber der alten Schaltungen signifikant zu erhöhen. Betrachtet man den Ersatz der obsoleten Systemeinheit allerdings z.B. aus der Sicht von Herstellern langlebiger Investitionsgüter, die mit dem Verkauf eines Endgeräts langjährige Gewährleistungsansprüche eingehen, so beschränken sich die Anforderungen an das neu zu konzipierende Chipsystem zunächst auf den exakten Erhalt der ursprünglichen Systemfunktion (Rückwärtskompatibilität). In beiden Fällen sind die Portierungsvorgänge umfangreich und mit ernstzunehmenden Problemstellungen hinsichtlich der exakten Reproduzierbarkeit des Systemverhaltens der ursprünglichen Schaltungseinheit verbunden. So kann z.B. in den meisten Fällen die logische Funktion der obsoleten Chipsysteme eins zu eins in einem IP Core Baustein nachgebildet werden, jedoch besitzt das neu designte gegenüber dem ursprünglichen System, u.a. aufgrund von paralleler Signalabarbeitung (bei FPGAs) oder unterschiedlicher Taktraten, ein verändertes zeitliches Systemverhalten. Gerade in präzisions- und sicherheitskritischen Anwendungen aus den Bereichen der Steuerungs- und Automatisierungstechnik sowie der Medizintechnik bestehen sehr hohe Anforderungen an Genauigkeit und Stabilität der verbauten Systemeinheiten und damit an deren zeitliches Systemverhalten. Beim entwickelten „IC-in-the-Loop“- Verfahren (ICL) wird ein IP Core, als Abbild eines obsoleten Systems, in einer konfigurierbar designten Umgebung (Architektur) auf einem zum IP Core passenden programmierbaren Logikbaustein eingebettet.

Gezielte Eingriffe ermöglichen Verhaltensabgleich

Hierbei werden die Ein- und Ausgangsports (I/Os) des FPGAs sowie des Embedded-Cores durch sog. „SigMan Pipeline“-Strukturen miteinander gekoppelt, welche im weiteren Vorgehen eine Signalmanipulation sowohl für das zeitliche, als auch das funktionale Verhalten des FPGAs ermöglichen. So kann jedes beliebige Signal, je nach Vorgabe bzw. internem SigMan-Pipeline-Zustand, entweder zeitlich verzögert, in seinem Wert verändert oder unbeeinflusst durch die interne Logik weiter verarbeitet werden. Die zeitliche Verzögerung der Signale ist sowohl in ganzzahligen Taktzyklen (vom Systemtakt gesteuert), als auch hochauflösend einstellbar. Mit Hilfe dieses Manipulationseingriffs auf Signalebene kann somit das gewünschte Zeitverhalten des FPGAs angepasst werden. Darüber hinaus ermöglicht das SigMan-Pipeline-Konzept auch den Test der integrierten Schaltung bzw. des IP Cores in Form eines Integrationstests auf IC-Ebene.

Verändert man den eigentlichen Wert des Signals, z.B. durch gezielte Wertvorgaben wie Stuck-at-0/1 oder Invertierung des Eingangssignals, so kommt dies dem Vorgang einer Fehlerinjektion bzw. –Simulation gleich. Setzt man das gemessene Ausgangsverhalten der Schaltung unter Berücksichtigung der beeinflussten Signalvorgaben wiederum mit dem spezifizierte Systemverhalten in Relation, so ermöglichen dem Entwickler Eingriffe dieser Art die Verifikation des entwickelten IP Cores. Der Hardware-Schnittstellen-Standard JTAG (Joint Test Action Group, IEEE-Standard 1149.1), bietet nicht nur die Möglichkeit, integrierte Schaltungen und Baugruppen debuggen oder testen zu können, sondern ebenfalls die Programmierung von FPGAs oder auch In-System-Konfiguration der Logik durchzuführen. Unter Ausnutzung dieser standardisierten Schnittstelle können im konzipierten ICL-Verfahren die Zustände der SigMan Pipelines zur Laufzeit über ein Konfigurationsregister ausgelesen und bei Bedarf re-/konfiguriert (Online-Konfiguration) und somit dem Chipsystem ein neues Systemverhalten aufgeprägt werden. Die funktionale Beschreibung der designten Manipulationseinheiten ist in VHDL umgesetzt, was die Vorteile bietet, dass die VHDL-Funktionsblöcke durch Synthese auf beliebige Technologien unterschiedlicher Hersteller implementiert werden können und generationenübergreifend wiederverwendbar sind.

Dieses flexible Konfigurationsvorgehen ermöglicht zusätzlich eine automatisierte Anpassung sowie Überprüfung des Systemverhaltens von SoC-Komponenten. Hierzu wurde im Projekt eine modulare, echtzeitfähige IC-in-the-Loop-Testbench (ICL) entwickelt, mit Hilfe derer die Signalmanipulationen automatisiert erfolgen können. Die Testbench wird dabei über die I/Os sowie die JTAG-Schnittstelle mit der zu überprüfenden IC-Komponente (FPGA mit integrierter SigMan Pipeline Architektur) verbunden. Des Weiteren wird das nachzubildende obsolete Bauelement (z.B. Mikrocontroller) ebenfalls über dessen Ein- und Ausgangsports mit der ICL-TB kontaktiert. Mit Hilfe eines Host-Rechners (leistungsfähiger Desktop-PC) kann dann das IC-in-the-Loop-System, welches für beide integrierte Schaltungen die reale Baugruppenumgebung emuliert, angesteuert werden. Bei dieser Vorgehensweise wird durch gezielte Stimulationsvorgaben und Rückmessungen zuerst das eigentliche Systemverhalten des obsoleten Bauteils analysiert. Im folgenden Schritt wird dann das neue Bauelement in Referenz zum analysierten Originalverhalten stimuliert und vermessen. Dabei kann das Verhalten des ursprünglichen Chipsystems entweder in Form einer Spezifikation oder als Vermessungsergebnis des realen Systems (Black-Box) in der ICL-Umgebung vorliegen. Ergeben sich Differenzen im Zeitverhalten beider Systeme, so werden die betroffenen Signallaufzeiten über die dazugehörigen SigMan Pipelines angepasst und die Referenzmessung beginnt von vorne. Dieser Vorgang wird so lange wiederholt, bis das Zeitverhalten des neuen Systems dem des obsoleten exakt angepasst ist (In-the-Loop). Die Automatisierung sowie die Aufbereitung der gemessenen Daten (in Form von Berichten) erfolgt dabei über den Host-Rechner. Die ICL-Verfahren erlaubt eine „Golden-Device-Ansicht“, bei dem ein Zielsystem, hier der FPGA, gegenüber einem Golden-Device mit idealen Systemeigenschaften automatisiert verifiziert und abgeglichen werden kann. Ob das Golden-Device ein reales (obsoletes) Bauelement oder ein virtuelles Systemverhaltensmodell darstellt, spielt bei der Vorgehensweise der ICL-Methodik keine Rolle.

Norman Franchi, Universität Erlangen, Christian Heinz, iSyst GmbH, Nürnberg

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