Cybersecurity RISC-V-Sicherheitschip für vernetzte Geräte

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Fraunhofer-Institute haben einen Sicherheitschip auf RISC-V-Basis entwickelt, der vernetzte Geräte besser absichern soll. Das Secure Element setzt auf Open-Source-Hardware und unterstützt Post-Quanten-Kryptografie.

Die Fraunhofer-Institute für Integrierte Schaltungen IIS, für Angewandte und Integrierte Sicherheit AISEC sowie für Elektronische Mikrosysteme und Festkörper-Technologien EMFT haben mit dem RISC-V Secure Element einen Sicherheitschip entwickelt, der vollständig in Deutschland entworfen und gefertigt wurde. Er kann als eigenständiger Chip oder als Komponente in System-on-Chips eingesetzt werden und dient als Hardware-Vertrauensanker für vernetzte Geräte, auch im Hinblick auf Anforderungen wie den Cyber Resilience Act.

Das RISC-V Secure Element basiert auf dem Open-Source-Hardwaredesign OpenTitan. Die Offenheit dieses Ansatzes ermöglicht Transparenz und einen langfristig gesicherten Zugang zur Technologie. Gleichzeitig schafft die Nutzung einer etablierten Open-Source-Basis Vertrauen in die Nachvollziehbarkeit sicherheitskritischer Funktionen.

Fertigung und anpassbare Architektur

Der Chip wurde in einer 22-nm-FDSOI-Technologie bei GlobalFoundries in Dresden gefertigt. Entwicklung und Produktion innerhalb Deutschlands schaffen Transparenz entlang der Wertschöpfungskette und ermöglichen eine bessere Nachvollziehbarkeit sicherheitskritischer Komponenten. „Transparenz ist beim Thema Sicherheit besonders wichtig. Unser Ziel war es, aus öffentlich verfügbarer Hardware einen Chip zu entwickeln, der vollständig in Deutschland entsteht“, sagt Andreas Seelos-Zankl, Projektleiter am Fraunhofer AISEC.

Ein zentrales Merkmal ist die Anpassbarkeit des Designs. In Zusammenarbeit mit GlobalFoundries lassen sich Varianten mit zusätzlichen Beschleunigern, Schnittstellen oder Sicherheitsfunktionen auch in kleineren und mittleren Stückzahlen realisieren. Dadurch kann das Secure Element sowohl als eigenständiger Chip als auch als kundenspezifischer Vertrauensanker in größere System-on-Chip-Architekturen integriert werden.

„Für große Chiphersteller ist es oft nicht wirtschaftlich, Varianten in kleinen Stückzahlen zu fertigen. Wir können solche Anpassungen ermöglichen“, so Seelos-Zankl.

Für große Chiphersteller ist es oft nicht wirtschaftlich, Varianten in kleinen Stückzahlen zu fertigen. Wir können solche Anpassungen ermöglichen.

Andreas Seelos-Zankl, Projektleiter am Fraunhofer AISEC

Hardwarebasierte Sicherheit und regulatorische Anforderungen

Das Secure Element ist darauf ausgelegt, Sicherheitsfunktionen direkt in der Hardware zu verankern. Es kann als Hardware-Root-of-Trust in vernetzten Geräten eingesetzt werden und ist sowohl gegen aktuelle Angriffsszenarien als auch im Hinblick auf Post-Quanten-Kryptografie und regulatorische Anforderungen wie den Cyber Resilience Act ausgelegt. 

„Cybersicherheit lässt sich nicht nachträglich hinzufügen. Sie muss von Anfang an im Silizium verankert sein“, sagt Dr. Augusto Wankler Hoppe, technischer Projektleiter am Fraunhofer IIS.

Durch Entwicklung und Ansprechpartner in der EU soll zudem die Nachvollziehbarkeit und Verfügbarkeit für Unternehmen verbessert werden. Langfristig zielt das Projekt darauf ab, vertrauenswürdige Hardware in einer größeren Bandbreite von Alltags- und Industriegeräten zu verankern.

Test, Verifikation und Sicherheitsanalysen

Die Sicherheit des Chips wird in spezialisierten Laboren umfassend überprüft. Am Fraunhofer AISEC erfolgen Analysen unter anderem mittels Seitenkanaluntersuchungen, Fehlerangriffen und optischer Verfahren, um die Widerstandsfähigkeit gegenüber physischen Angriffen zu bewerten. Die Tests werden im Common-Criteria-zertifizierten Hardware-Sicherheitslabor (bis EAL7) durchgeführt.

Ergänzend untersucht das Fraunhofer EMFT die Funktionalität auf Prozessebene in seinem ebenfalls Common-Criteria-zertifizierten Labor (bis EAL6). Dabei kommen licht- und infrarotmikroskopische Verfahren sowie Rasterelektronenmikroskopie zum Einsatz, die Analysen im Nanometerbereich ermöglichen.